完全並列の脈動アーキテクチャ（Fully Parallel Systolic Architecture）#
完全並列の脈動フィルターは、対称係数、反対称係数、およびゼロ係数を最適化しました。フィルターの遅延はフィルター係数の対称性に影響されます。
対称係数が絶対的に等しい場合、それらは同じ DSP ブロックを共有します。このペア共有により、実装プロセスで Xilinx と Altera の DSP ブロック内のプレアダーを使用することが可能になります。
対称フィルターが対称係数最適化アーキテクチャに適用されない場合、構造は下の図の上半分のようになり、最適化後は下半分のようになります：
完全並列の転置アーキテクチャ（Fully Parallel Transposed Architecture）#
完全並列の転置アーキテクチャは、任意の絶対的に等しい係数のために乗算器を共有し、ゼロ係数に必要な乗算器を削除します。この構造のフィルター遅延は固定の 6 クロックです。
下の図の上半分は最適化されていない部分対称フィルターで、下半分は最適化された構造です：
部分的な串行脈動アーキテクチャ (1 < N < L)#
ここで N は遅延長、L はフィルターの次数です。
部分的な串行フィルターは M=ceil(L/N) 個の脈動ユニットを必要とし、構造は以下のようになります：
フィルターの遅延は M+ceil(L/M)+5 です。
もしある乗算器に対応するルックアップテーブルの中の係数が 0 または 2 の冪であれば、実装プロセスには乗算器が含まれず、シフトによって冪の変化を実現します。
完全な串行脈動アーキテクチャ (N ≥ L)#
もし遅延の長さがフィルターの次数より大きい場合、この時フィルターは完全な串行構造になります。フィルターの遅延は $L+5$ です。
