全並行脈動結構（Fully Parallel Systolic Architecture）#
全並行脈動濾波器對對稱係數、反對稱係數和零值係數進行了優化。濾波器的時延受到濾波器係數的對稱性影響。
當對稱係數絕對相等時，它們共享同一個 DSP block。這種配對共享允許在實現的過程中使用 Xilinx 和 Altera 的 dsp block 中的 pre-adder。
對稱的濾波器如果不適用對稱係數優化架構的話，結構如下圖的上半部分，優化後為下半部分：
全並行轉置結構（Fully Parallel Transposed Architecture）#
全並行轉置結構通過為任意的絕對相等的係數共享乘法器，同時移除零值係數所需的乘法器。此結構的濾波器時延為固定的 6 個 clk。
下圖的上半部分是沒有優化的部分對稱濾波器，下半部分為優化後的結構：
部分串行脈動結構 (1 < N < L)#
其中 N 為延時長度，L 為濾波器階數。
部分串行濾波器需要 M=ceil(L/N) 個脈動單元，結構如下：
濾波器的時延為 M+ceil(L/M)+5。
如果一個乘法器對應的查找表裡面的係數為 0 或者 2 的幂次，則實現過程不包含乘法器，通過移位來實現幂次的變化。
全串行脈動結構 (N ≥ L)#
如果延時的長度大於濾波器的階數，此時濾波器為全串行結構。濾波器延時為 $L+5$。
