Matlab的4个取整函数
舍入至最近的小数或整数 Y = round(X) 将 X 的每个元素四舍五入为最近的整数。在舍入机会均等的情况下，即有元素的十进制小数部分为 0.5（在舍入误差内）时，round 函数会偏离零四舍五入到最接近的具有更大幅值的整数。
Y = round(X,N) 四舍五入到 N …
DVB-S系统仿真学习
DVB-S 系统用于卫星电视信号传输，发送端框图如下所示 实际数字通信中，载荷数据的码元会出现长连 0 或长连 1 的情况，不利于接收端提取时钟信号，同时会使得数据流中含有大量的低频分量，使得 QPSK 调制器的相位长时间不变，使得信号易受干扰…
NCO模块的各项参数
NCO 模块可以生成实数或者复数正弦信号，同时提供硬件友好的控制信号 正弦波的频率分辨率取决于累加器的位数的大小，根据频率分辨率可以计算出累加器的位数，根据此位数设置累加器的数据类型字长
计算公式为
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N=ceil(log_2(\frac{F_s}{\Delta f}))…
QPSK simulink实现
1.1 总体框架 1.2 各模块参数
升余弦滚降滤波器滚降系数为 1
单双极性变换
1.3 各阶段波形
1.4 Buffer
1.5 Demux
1.6 Raised Cosine Transmit
Filter
1.7 QPSK 信号功率谱密度
经过 AWGN…
Vitis开发过程中遇到的错误
没找到具体原因。 先生成 boot. Bin 文件烧录到内存卡后再启动 zynq 就不会出现这个报错。
解决方案
将开发板的 boot 选项从 SD 切换到 jtag 即可
在 Linux 环境下和 win 环境下创建工程添加 stdio 库时都会有这个问题。
解决方案
Pr…
Xilinx FPGA中的BUFFER
FPGA 大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA 的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。 1.1 缓冲
输入输出缓冲…
多速率信号处理-CIC滤波器
级联积分梳状滤波器（Cascade Intergrator Comb）是多速率信号处理中一种十分高效的数字滤波器。CIC 滤波器具有低通滤波器的特性，同时具有以下优势： 滤波器系数全为 1，设计时不需要存储滤波器系数，节省存储单元，同时使得滤波时只需要加法器和累加器…
多速率信号处理-Nobel恒等式
典型的插值器的结构，滤波器位于插值操作后，意味着滤波器工作在较高的采样率下，对滤波器的设计带来压力。可以通过恒等变换将插值操作后置，滤波器前置，简化系统的设计。 表明抽取操作位于乘加操作之后和抽取操作位于乘加之前是等效的。
M 个延迟之后再进行 M 抽取和 M…
多速率信号处理-半带滤波器
半带滤波器本质上是 FIR 滤波器，但是有近一半的系数为 0，因此运算量降至普通 FIR 滤波器运算量的一半。 半带滤波器具有如下特性：
半带滤波器的通带宽度 $w_p（通带截止频率）$ 与阻带宽度 $\pi-w_s（w_s 为阻带起始频率）$ 相等，通带纹波和阻带纹波页相等…
运放的同相与反相放大
同相端接地，电压为 0，反相端和同相端虚短，因此也是 0 V 的电压，同时由于虚断，几乎没有电流注入，所以 R 1 和 R 2 相当于串联，电阻上的电流相等 因此可以求出输入输出关系式为
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V_{out}=-\frac{R_2}{R_1}\times V_i
同样根据…
黑金Alinx xc7z020 原理图
1.1 CLK：U18 2.1 RST：N15
3.1 J10
3.2 J11
2023年全国赛C题《 电容电感测量装置》设计报告
参考下面网站的方案 bookmark
参考 LCR 测试仪，基本工作原理为给 DUT 加上正弦激励信号，然后测得该 DUT 两端的电压和流过 DUT 的电流，即可通过计算得到 DUT 的性质和参数。
对于一个理想电容，电流相位应该超前电容两端电压 90…
8bit数据转1bit逐位输出电路仿真
在 DVB-S 系统中，TS 流在经过 RS 编码后，会变成 uint8 类型的数据，在后续 QPSK 星座映射时又需要二进制码流，因此在进行了 RS 编码后要将 8 个 bit 的数据转化成 1 个 bit 逐位输出 首先使用 BitwiseOperator 模块按位与操作…
MATLAB中使用HDL Coder生成HDL代码时的报错集合
1.1 产生原因 由于时序考虑，在每个模块的输出端添加了 1 到 2 级的输入输出流水线，但是在这种带反馈的结构上添加输入输出流水线后，会产生如下的报错
可以看出加入的输入输出流水线会导致额外的时钟延时，使得延时平衡失败。
1.2 解决方法
在保证时序的前提下将带有反馈回路…
Modelsim中使用tcl命令导出仿真数据到txt文件
参考下面的 CSDN 博客 bookmark
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proc write_sim_data {env name radix cycle file} {
set fid [open $file w]
for {set i 0} {$i <= $::now…
Matlab生成txt文件导入到Vivado仿真
Copy %% Txt Generate
pre_RS_data=dec2bin(simDataIn,8); %将数据转化为8bit的二进制
fid=fopen("F:\FPGA\Xilinx_vivado\project\dvbstestbench\dbvs…
Vivado报错集合
这个错误通常表示在使用 vvdo 进行逻辑分析时出现了问题。错误信息表明，存在一个断言失败，即在获取探针数据时，数据不匹配。 报错代码
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[Synth 8-5535] port <clk_0> has illegal connections. It is illegal…
win11 Hyper-V消失
在 win 中的 “启动或关闭 Windows 功能 “中突然找不到 Hyper-V 相关的选项，同时 wsl 无法启动。 在桌面新建一个 .bat 文件，内容为 ```
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pushd "%~dp0"
dir /b %SystemRoot%\servicing…